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EDA实验 组合电路的设计

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实验一

组合电路的设计

(1) 实验目的:熟悉 QuartusII 的 VHDL 文本设计流程全过程,学*简单组合 电路的设计、多层次电路设计、仿真和硬件测试。 (2) 实验内容 1:首先利用 QuartusII 完成 2 选 1 多路选择器的文本编辑输入 和仿真测试等步骤,给出所示的波形。最后在实验系统上硬件测试,验证 此设计的功能。 (3) 实验内容 2:将此多路选择器看成是一个元件 mux21a,利用元件例化语 句描述课本中图 4-18,并将此文件放在同一目录中。 (4) 实验内容 3:引脚锁定以及硬件下载测试,建议选实验电路模式 5,用键 1 控制 s0;用键 2 控制 s1;a3、a2 和 a1 分别接 clock5、clock0 和 clock2; 输出信号 outy 仍接扬声器 spker。通过短路帽选择 clock0 接 256Hz 信号, clock5 接 1024Hz,clock2 接 8Hz 信号。最后进行编译、下载和硬件测试 实验(通过选择键 1、键 2,控制 s0、s1,可是扬声器输出不同音调) 。 (5) 二选一程序: (6) ENTITY mux21a IS (7) PORT (a,b,s: IN BIT; (8) Y: OUT BIT); (9) END ENTITY mux21a; (10)ARCHITECTURE one OF mux21a IS (11)BEGIN (12)PROCESS (a,b,s) (13)BEGIN (14)IF s='0' THEN (15) Y<=a; ELSE (16) Y<=b; (17)END IF; (18)END PROCESS; (19)END ARCHITECTURE one; (20)二选一*

(21) (22)三选一程序: (23)LIBRARY IEEE; (24)USE IEEE.STD_LOGIC_1164.ALL; (25)ENTITY mux31a IS (26)PORT(a1,a2,a3,s0,s1:IN STD_LOGIC; (27)OUTy:OUT STD_LOGIC); (28)END ENTITY mux31a; (29) (30)ARCHITECTURE STRUCTURE OF mux31a IS (31)COMPONENT mux21a (32)PORT(a,b,s:IN STD_LOGIC; (33)y:OUT STD_LOGIC); (34)END COMPONENT; (35)SIGNAL SO,tmp:STD_LOGIC; (36)BEGIN (37)u1:mux21a PORT MAP(a=>a2,b=>a3,s=>s0,y=>tmp); (38)u2:mux21a PORT MAP(a=>a1,b=>tmp,s=>s1,y=>outy); (39)END ARCHITECTURE ; (40)三选一* (41)




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