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能量回收技术在D触发器上的应用_图文

集成电路设计与开发 Design and Development of IC doi: 10 3969/ j issn 1003 353x 2010 03 021 -

能量回收技术在 D 触发器上的应用
吕俊盛, 刘海南, 周玉梅
( 中国科学院 微电子研究所, 北京 100029) 摘要: 将能量回收技术应用于灵敏放大器型 D 触发器 ( SAERD) , 该电路采用单相正弦时钟, 用来回收时钟端的能量, 对于触发器的内部节点和存储单元仍采用恒定电源。在时钟频率为 100 ~ 300 MHz 时, 时钟端的功耗较输入方波时平均节省约 80% 。在 SMIC 0 13 m 工艺下将 SAERD 应用于一款函数发生器, 并与传统主从型 D 触发器 ( MSD) 实现的电路进行功耗比较。仿真结果 显示, 时钟频率为 200 MHz 时, 功耗节省高达 17 1% 。 关键词: 能量回收; 低功耗; 灵敏放大器型 D 触发器; 函数发生器 中图分类号: TN492 文献标识码: A 文章编号: 1003 353X ( 2010) 03 -0282 04 -

Application of Energy Recovery on D Flip Flop L Junsheng, Liu Hainan, Zhou Yumei
( I nstitute o Microelectronics , Chinese Academy o Sciences , Beijing 100029, China) f f

Abstract: A sense amplifier D flip flop using energy recovery, SAERD ( sense amplifier energy recovery D flip flop) , was presented. The flip flops proposed operate with a single phase sinusoidal clock to recycle the energy of the clock pad while the internal nodes and storage elements are powered by constant supply. The power consumption of the clock pad is saving 80% on average as compared to the same implementation using the square wave clock scheme for clock rates ranging from 100 to 300 MHz. In the SMIC 0 13 m CMOS technology, a function generator is implemented using SAERD. Simulation result shows a total power saving of up to 17 1% as compared to the implementat ion using the conventional D flip flops MSD ( master salve D flip flop) . Key words : energy recovery; low power; sense amplifier D flip flop; funct ion generator EEACC: 1265A; 1265B; 2570D 的能量以减小功耗
[ 1]

0

引言
随着 CMOS 集成电路技术的飞速发展, 集成规



根据能量回收电路的原理, 产生了多种能量回 收电 路。2n 2n2d[ 2] , ECRL[ 3] , CAL[ 4] , DSCRL[ 5] , CTGAL , Boos- logic 等电路 本身结构比较简单, t 但是 需要 多相时 钟, 因 此增 加了 电路 的复杂 性。 pTERF[ 8] 等结构虽采用单相时钟, 但由于整个逻辑 电路均由缓变正弦时钟驱动, 用来驱动标准逻辑单 元的内部节点会产生相当大的短路功耗[ 9] 。 为了克服上述电路的缺点, 本文将能量回收技
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[ 6] [ 7]

模越来越大, 速度的不断提高以及便携设备的广泛 应用使得功耗问题变得日益突出。为了降低功耗, 提出了许多方法, 其中能量回收 ( energy recovery) 作为一种有效的手段得到了广泛的重视。其基本原 理为通过一个交流电压源来回收存储在节点电容上
基金项目: 国家自然科学基金资助项目 ( 60676015)

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等: 能量回收技术在 D 触 发器上的应用

术应用于灵敏放大器型 D 触发器[ 10] , 构成 SAERD ( sense amplifier energy recovery D flip -flop) 。电路使用 单相正弦时钟, 仅驱动电路的时钟端, 而对于触发 器的内部节点和存储单元仍采用恒定电源供电, 这 样既降低了时钟实现的复杂度, 又减少了电路的短 路电流损失。同时, 由于在实际芯片中, 时钟网络 上的功耗约占总功耗的 30% ~ 50% 省的功耗是很可观的。 本文分析了 SAERD 的工作原理, 并通 过仿真 对 SAERD 的功耗及时间参数进行了分析; 同时将 一款基于 CORDIC 算法的函数发生器中的传统触发 器 MSD 用 SAERD 替换, 并给出了整体电路功耗的 仿真对比及分析结果。
[ 11]

器维持状态。M 10是短路管, 用来提供从 M2 漏端到 M 3 漏端至地的直流漏电路径, 防止逻辑状态由于 漏电流充电而发生错误。由于灵敏放大器的放大作 用, 输入不需要全摆幅, 即输入可以应用低摆幅信 号。 本文把能量回收技术仅应用于时钟输入电容上 ( 即 M 1 , M8 , M9 的栅电容上) , 时钟为缓变的正弦 波。图 2 为 SAERD 输入数据频率为 100 MHz、时钟 为 200 MHz 正弦波时的工作波形图。

, 因此对于

整个芯片来说, 能量回收技术应用在时钟网络上节

1

SAERD 电路
SAERD 主要 由灵敏放大器和 RS 触发器构成,

1 1 SAERD 的工作原理 如图 1 所示。差分输入信号 D、DN 被灵敏放大器 采样, 放大后送入到由交叉耦合与非门构成的 RS 触发器中, 将数据保持一个周期。
图 2 SAERD 的工作波 形图 Fig 2 Operation waveform of SAERD

1 2 SAERD 仿真结果与分析 为了说明将正弦时钟对 CLK 端功耗节省的优 势, 本 文采用 SMIC 0 13 m 工艺, 1 2 V 电 源电 压, 在温度 25 下用 Hspice 对电路进行仿真。表 1 为在不 同时钟频率下 SAERD 分别输入 方波、正 弦波时钟 CLK 端的功耗。 表 1 SAERD 在不同波形时钟下 CLK 端的功耗*
Tab 1 Power consumption of CLK pad when SAER operates with D

图 1 SAERD 电路 Fig 1 SAERD circuit

different waveforms of clock*
参数 f / MHz P pul / nW P sin / nW 能量回收率
ER/

电路的主体是灵敏放大器, 单端输入信号经过 反相器变为差分 信号。当时钟 上升至 VTHn 时, 求 值管 M 1 导通, 差分输入信号 D 和 DN 的差在输出 节点 SET 和 RESET 被放大。交叉耦合反相器 ( M 4 M7) 根据输入的不同翻转到 一个稳定的状态。当 时钟为低时, 交叉耦合反相器的输出 SET 、RESET 被 M8 和 M9 预充电, 并使 M 6 和 M 7 关断而 RS 触发
March 2010

数值 100 87 9 11 6 % 86 8 150 108 14 7 86 4 200 126 34 4 72 7 250 165 37 3 77 4 300 213 51 4 75 9

* 输入数据频率为 50 MHz

由表 1 可 知, 时钟 频率为 100~ 300 MHz 时,
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正弦时钟在 CLK 端的功耗较输入方波时平 均节省 约 80% , 在 CLK 端的功耗节省上有极大的优势。 图 3 说明了 SAERD 各项时序参数的定义, 其 中 C 延时 ( t delay ) 是 CLK 上升沿到对应 Q 输出 -Q 沿的时间; 建立时间 ( t setup ) 是输入数据 D 在 CLK 上升沿之前必须有效的时间; 保持时间 ( thold ) 是 指在时钟上升沿之后输入必须保持稳定的时间。所 有时间均以对应沿的 50% 点为参考点计算。

示。电路在物理实现后共含 4 级时钟树, 457 个 D 触发器, 因此在时钟网络上会消耗较大的能量, 本 文将原 函 数发 生器 ( CORDIC -MSD) 中的 MSD 用 SAERD 替换, 以达到节省功耗的目的。

图 4 CORDIC SAERD 结构框图 [ 12] Fig 4 Structure of CORDIC -SAERD

采 用 SMIC 0 13 m 工 艺, 1 2 V 电 源 电 压,
图 3 时序 参数的定义 Fig 3 Timing definitions

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下 在 时 钟 频 率 为 200 MHz 时 用 Hspice 对

CORDIC SAERD 和 CORDIC -MSD 进行仿真, 图 5 为 此时 CORDIC -SAERD 的工作波形图。如图所示, 电 路功能 正确, 符合设 计要求。仿 真结果显 示, 在 200 MHz 下 CORDIC -MSD 功 耗 为 2 317 7 mW, CORDIC SAERD 的功耗为1 921 5 mW, 较前者节省 达 17 1% 。

按照以上定义, 通过仿真得到了当时钟频率为 200 MHz 时 SAERD 与 MSD 的各项基本参数, 如表 2 所示。其中 SAERD 输入时 钟波形为正弦 波, MSD 为方波。SAERD 较 MSD 的 C Q 延时 减少 19 8% , 建立 时 间 减 小 47 7% , 功 耗 减 小 5 3% , 因 此 SAERD 更适用于高速、低功耗集成电路的应用。 表2 SAERD 与 MSD 在 200 MH 下各项参数的比较 z

Tab 2 Numerical results of SAERD and MSD at 200 MHz
电路类型 MSD SAERD t delay / ps 223 6 179 4 t setup/ ps 221 8 116 t ho ld/ ps - 110 - 108 P* / W 2 914 2 761

* 输入数据频率为 50 MHz

2

SAERD 构成的函数发生器功耗仿真 与分析
为验证 SAERD 在大规模集成电路功耗方面的

优势, 本文 将 SAERD 应用于一款基 于 CORDIC 算 法的函数发生器 [ 12] ( CORDIC -SAERD) 中, 其中算 法电路通过流水线结构来实现, 即通过将其迭代单 元级联, 以连续输出运算结果, 结构框图如图 4 所 284 半导体技术第 35 卷第 3 期

图 5 CORDIC -SAERD 的工作波形图 Fig 5 Operation waveform of CORDIC -SAERD

为了说明 CORDIC -SAERD 和 CORDIC -MSD 的功 耗随时钟频率变化的趋势, 本文采用 Nanosim 对二
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者的功耗进行仿真, 结果如图 6 所示。当时钟频率 较低 时, 二 者功 耗相当。随 着时 钟频 率的 升高, CORDIC SAERD 的能 量回 收效 果 越来 越明 显, 在 300 MHz时, 较 CORDIC -MSD 功耗节省可达 22% 。

Symp on VLSI Circuits of Tech.Hawaii, USA, 1994: 25 26. [ 3] MOON Y, JEONG D K An efficient charge recovery logic circuit [ J] . IEEE JSSC, 1996, 31( 4) : 514 522. [ 4] MAKSIMOVIC D, OKLOBDZIJA V G, NIKOLIC B, et al. Clocked CMOS adiabatic logic with integrated single phase powe- clock supply [ J] . IEEE VLSI Syst, 2000, 8( 4) : 460 r 463. [ 5] 李晓民, 仇玉林, 陈 潮枢. 低电 压 charge recovery 逻辑 电 路的设计[ J] . 半导体学报, 2001, 22( 10) : 1352 1356. [ 6] 汪鹏君, 郁军军. 钟控传输 门绝热 逻辑电 路和 SRAM 的 设计[ J] . 电子学报, 2006, 34( 2) : 301 305. [ 7] SATHE V, CHUEH J Y , PAPAEFTHYM IOU M C Energy efficient GHz class charge recovery logic [ J] . IEEE JSSC, -

CORDIC -SAERD 和 CORDIC -MSD 功耗 与 时 钟频 率 的关系图 Fig 6 Relationship between power and frequency of CORDIC SAERD and CORDIC -MSD

图6

2007, 42( 1) : 38 47. [ 8] ZIESLER C H, KIM J, PAPAEFTHYMIOU M C. Energy recovering ASIC design [ C] Proc of IEEE Computer Society

Annual Symp on VLSI. Florida, USA, 2003: 133 138. -

3

结论
本文将能量回 收技术应 用于灵敏 放大器型 D

[ 9] MAHMOODI H, TIRUMALASHETTY V, COOKE M , et al U ltra low power clocking scheme using energy recovery and clock gating [ J] IEEE VLSI Syst, 2009, 17( 1) : 33 44. -

触发器, 构成 SAERD。将单相 正弦时钟加在 电路 时钟端, 用来回收时钟端的能量, 而对于触发器的 内部节点和存储单元使用恒定电源供电, 实现了速 度和功耗很好的折中。同时, 将 SAERD 应用于一 种基 于 CORDIC 算 法 的 函 数 发 生 器, 在 SMIC 0 13 m工艺下的仿真结果表明, 当输入频率为 100 ~ 300 MHz 正弦时钟时, 单个 SAERD 在 CLK 端的 功耗较输入相应频率方波时平 均节省约 80% ; 在 200 MHz时, CORDIC SAERD 的 总 功 耗较 CORDIC MSD 节省 17 1% , 且随着频率 的提高能量回 收效 果愈加明显。以上结果表明, 随着集成电路规模的 增大和时钟频率的提 高, SAERD 在功耗节省 方面 会有更大优势。 参考文献:
[ 1] ATHAS W C, SVENSSON L J, KOLLER J G, et al Low power digital systems based on adiabatic switching principles [ J] IEEE VLSI Syst, 1994, 2( 4) : 398 407. -

[ 10] NIKOLIC B, OKLOBDZIJA V G, STOJANOVIC V , et al. Improved sense amplifier based flip flop: design and

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Proc of Norchip Conf

2005 23 . Oulu, Finland, 2005: 153 156. [ 12] 田力 , 冯奇. 基 于 CORDIC 算法的 NCO 实 现[ J] . 中国 集 成电 路, 2007, 16( 10) : 55 -58. ( 收稿日期 2009 09 15) - 作者简介:
吕俊盛( 1986 ) , 男, 陕西人, 硕士研究 生, 主要研究方向为低功耗逻辑单元设计;

刘海南( 1979 的低功耗实现; 周玉梅( 1962

) , 男, 山 东人, 工程 师, 研究方 向为 ASIC 设计 中

) , 女, 北京人, 现 任中国 科学院 微电子 研究所 副

所长, 研究员, 博士生导师, 研究方向 为高性能 低功耗专 用集成电 路 设计、 高性能低功耗混合信号电路设计。

[ 2] KRAMER A, DENKER J S, AVERY S C, et al Adiabatic computing with the 2n -2n2d logic family [ C] March 2010 Proc of IEEE

Semiconductor Technology Vol. 35 No . 3

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